翻译(会有追加分),谢谢!!
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编制和模拟研究。SLP-accelerated Verilog
它不再需要•使用-O5论据编译器(人士)使SLP协议的行为。Verilog加速度,只有-O5论据模拟器(asim)是必需的。在以前的版本,-O5 Active-HDL asim理由使得只有时机和SLP协议加速运算量模拟。使SLP协议要求行为建立加速度与-O5编写的源文件,然后论证(的争论到asim -O5指令)。
相当可观的数目•正在加速建设行为。SLP协议这意味着所有类型的设计,包括设计Verilog模拟与主要行为的代码相比大大快了先前的版本。如果禁用。SLP协议Active-HDL
在先前的版本•Active-HDL一些Verilog物体加速渲染SLP协议是不可能的。在模拟(使SLP协议加速了阐述初始化失败,因此SLP协议加速不得不暂停了完整的设计。)
这样的对象包括:trireg向量、信号的任何SystemVerilog型(除了逻辑式)、信号驱动模块都传达了门,以生成报表、SystemVerilog接口、静态分布时滞UDPs,与超过12第四位。这些物品现在要么加速SLP协议或模拟无SLP协议加速。(即使他们不是在加速,加速可以使剩下的物体。)
可开启的写权限•为Verilog寄存器加速SLP协议。在先前的版本,只读存取Active-HDL能被激活。使写访问,使用+ + r + w访问的指令。asim论点参阅脚本节或描述asim指挥了解更多的信息。
尊敬的物体•SLP-accelerated +延迟_模式——分布式、+延迟,_模式路径+延迟_模式,+延迟�_单位的争论——零模式编译器(人士)。
•图形用户界面的设计设置SLP-accelerated Verilog编写和模拟已被修改了。这个使SLP协议仿真|选项的加速度Verilog类别改名为加速Verilog仿真。
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google之～
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看起来是计算机英语的样子
字典买起自己慢慢研究吧
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SLP加速汇编和模拟的Verilog
•它不再需要使用- O5论据编译（ alog ）使SLP加速构建Verilog的行为。只有- O5论据模拟器（阿西）是必需的。在以前版本的活性高密度的， O5论据阿西启用SLP仅用于加速时间和门级仿真。启用SLP加速行为构成汇编源文件要求的， O5论点（然后，通过- O5论点的阿西命令） 。
•了为数可观的行为构成现在加速SLP 。这意味着，所有类型的Verilog设计，包括设计，模拟主要行为守则现在大大加快，而前一版本的Active -脂蛋白如果SLP已启用。
•在以前版本的主动一些高密度脂蛋白的Verilog物体可能使SLP加速度是不可能的。 （启用SLP加速模拟初始化导致拟订失败，因此加速了SLP被禁用的完整的设计。 ）
这些物体包括： trireg载体，信号的SystemVerilog的任何类型（除逻辑型） ，信号驱动的过渡，盖茨模块生成报表， SystemVerilog的接口，非静态分布时滞和社会进步联盟与12个以上的投入。这些文物现在都加快了SLP或模拟不SLP加速。 （即使他们不是加速，加速可以使其余的物体的设计。 ）
•收件，可启用的Verilog登记加速SLP 。在以前版本的活性高密度，只有读取可以启用。要启用写入权限，使用+接入+ R的+瓦特论点的阿西命令。参阅脚本部分或说明阿西命令以获得更多信息。
• SLP加速物体尊重+ delay_mode_distributed ， + delay_mode_path ， + delay_mode_unit ， + delay_mode_zero论点编译（ alog ） 。
•图形用户界面的设计设置SLP加速汇编和模拟的Verilog已被修改。启用SLP加速选项仿真| Verilog的种类已改名为加速的Verilog仿真
